Verilog 基础语法

1
module 模块名 (
2
    input wire 输入端口1,
3
    input wire 输入端口2,
4
    output wire 输出端口1,
5
    output wire 输出端口2
6
);
7
// 模块内部逻辑endmodule
8
endmodule

1
// 命名端口连接方式
2
half_adder ha_uut (.a(ha_a), .b(ha_b), .sum(ha_sum), .carry(ha_carry));
3

4
// 位置端口连接方式
5
half_adder ha_uut (ha_a, ha_b, ha_sum, ha_carry);

1
<位宽>'<进制><数值>
2

3
// 示例：
4
4'b1010     // 4位二进制数 1010
5
8'hFF       // 8位十六进制数 FF
6
16'd255     // 16位十进制数 255
7
4'o17       // 4位八进制数 17
8
'b1         // 位宽不指定的二进制数

1
n % 8 = n & 7    // 8 = 2³, 7 = 111₂
2
n % 16 = n & 15  // 16 = 2⁴, 15 = 1111₂

1
assign sum = a ^ b;// 异或运算
2
assign carry = a & b;// 与运算

1
always @(*) begin
2
    a = 8'h10;
3
    b = a + 1;// b 立即得到 a 的新值
4
    c = b + 1;// c 立即得到 b 的新值
5
end

1
always @(posedge clk) begin
2
    x <= 8'h20;
3
    y <= x + 1;// y 使用 x 的旧值
4
    z <= y + 1;// z 使用 y 的旧值
5
end

1
`timescale 1ns/1ps// 时间单位1ns，精度1ps

1
`define WORD_WIDTH 16
2
`define BYTE_WIDTH 8
3
`define DEBUG_MODE
4

5
// 使用宏
6
reg [`WORD_WIDTH-1:0] word_data;

1
`ifdef DEBUG_MODE
2
    `define DEBUG_PRINT(msg) $display("[DEBUG] %s", msg)
3
`else
4
    `define DEBUG_PRINT(msg)  // 空宏
5
`endif

1
integer file_handle;
2
file_handle = $fopen("output.txt", "w");
3
$fwrite(file_handle, "数据: %h\n", data);
4
$fclose(file_handle);

1
data = $random;// 生成随机数
2
data = $random(seed);// 使用种子生成随机数

1
module simple_module_tb;
2
    // 测试信号声明
3
    reg a, b;                           // 输入用reg
4
    wire and_out, or_out, xor_out;      // 输出用wire
5

6
    // 实例化被测模块
7
    simple_module uut (
8
        .a(a), .b(b),
9
        .and_out(and_out),
10
        .or_out(or_out),
11
        .xor_out(xor_out)
12
    );
13

14
    // 测试激励
15
    initial begin
16
        $dumpfile("test.vcd");
17
        $dumpvars(0, simple_module_tb);
18

19
        // 测试向量
20
        a = 0; b = 0; #10;
21
        a = 0; b = 1; #10;
22
        a = 1; b = 0; #10;
23
        a = 1; b = 1; #10;
24

25
        $finish;
26
    end
27
endmodule

1
module half_adder (
2
    input wire a, b,
3
    output wire sum, carry
4
);
5
    assign sum = a ^ b;// 异或得到和
6
    assign carry = a & b;// 与运算得到进位
7
endmodule

1
module full_adder (
2
    input wire a, b, cin,
3
    output wire sum, cout
4
);
5
    wire sum1, carry1, carry2;
6

7
    half_adder ha1 (.a(a), .b(b), .sum(sum1), .carry(carry1));
8
    half_adder ha2 (.a(sum1), .b(cin), .sum(sum), .carry(carry2));
9

10
    assign cout = carry1 | carry2;
11
endmodule